1、 规格

芯片规格：芯片要满足的具体功能和性能要求

2、 详细设计

就是按照规范要求实现特定的架构，划分模块功能。

3、 HDL 编码

使用硬件描述语言（vhdl hdl）以代码的形式描述功能。也就是说，实际的硬件电路功能是用HDL语言描述形成RTL代码（使用软件）

4、 模拟验证

仿真验证是验证编码设计的正确性。our、VCS、NC-等仿真验证工具都可以对RTL级代码进行设计验证吗？（使用或或软件如VCS）

5、 STA

Static Timing (STA)，静态时序分析，属于验证的范畴。主要是在时序上验证电路，检查电路是否有违反建立时间和保持时间()的情况。当这两个时序违规发生在一个寄存器中时，就无法正确采样和输出数据，所以基于寄存器的数字芯片函数必然会出现问题。（黄金时间）

6、 正式验证

是验证类，对综合网表进行功能验证（STA是时序）。常用的方法是等价校验法，它以功能验证后的HDL设计为参考，对比综合后的网表函数，看是否在功能上等价。这样做是为了确保原始 HDL 中描述的电路功能在逻辑综合过程中不会发生变化。（一些形式化验证工具）

设计方面，前端设计的结果是得到芯片的门级网表电路

设计流程后端设计流程：

1、DFT

设计，可测试性设计。芯片内部测试电路通常是内置的。DFT的目的是在设计时考虑未来的测试。DFT 的一种常见方法是在设计中插入扫描链，将非扫描单元（例如寄存器）转换为扫描单元。关于DFT，有些书有详细的介绍，比较图片比较容易理解。（用于 DFT 工具的 DFT）

2、平面图()

布局规划是对芯片的宏单元模块进行布局，整体确定各种功能电路的布局，如IP模块、RAM、I/O管脚等。布局规划可以直接影响芯片较终区域。（工具是Astro）

3、CTS

Clock Tree，时钟合成，简单来说就是时钟的布线。由于数字芯片中时钟信号的全局指挥作用，它的分布应该对称地连接到每个寄存器单元芯片设计，这样当时钟从同一个时钟源到达每个寄存器时，时钟延迟差异较小. 这也是为什么时钟信号需要单独布线的原因。CTS 工具，（的）

4、地点和路线

这里的布线是指普通的信号布线，包括各种标准单元（基本逻辑门电路）之间的布线。比如我们通常听到的0.13um工艺，或者说90nm工艺，其实是金属布线在这里可以达到的较小宽度。从微观上看，就是MOS管的沟道长度。（工具天文）

5、寄生参数提取

由于导线本身的电阻，相邻导线之间的互感以及耦合电容会在芯片内部产生信号噪声、串扰和反射。这些影响会产生信号完整性问题，导致信号电压波动和变化，如果严重的话，还会导致信号失真错误。提取寄生参数以便进一步分析和验证，分析信号完整性问题非常重要。(工具之星-RCXT)

6、布局的物理验证

验证已完成布线的物理布局的功能和时序。验证的项目很多，比如LVS（Layout Vs）验证。简单来说就是对版图和逻辑综合后的门级电路图的对比验证；DRC(Design Rule)：设计规则检查，检查线距、线宽等是否符合工艺要求，ERC(Rule)：电气规则检查，检查是否有短路、断路等电气规则违规；等等。该工具设计的实际后端流程还包括电路功率分析，以及随着制造工艺的不断进步而出现的 DFM（可制造性设计）问题。物理版图验证的完成意味着整个芯片设计阶段的完成。

7、物理版图以GDSII文件格式交给芯片代工厂（调用），在晶圆上制作实际电路，

8、 然后打包测试。

注意：(1）VCS 是简称 VCS 的 。

（2）Design是公司的逻辑综合工具，简称DC

（3） IC是新一代版图布线系统（Astro是上一代版图布线系统）。简称ICC

（4） 是一个完整的芯片 工具芯片设计，用于复杂的数百万门芯片 的门级静态时序分析。缩写为 PT。

（5）可以进行分层物理层验证，保证与芯片的布局一致性

（6）Star-RCXT 是电子设计自动化 (EDA) 中寄生提取解决方案的黄金标准

（7） 的 LEDA 是一种可编程代码设计规则检查器，提供完整的 芯片 级混合语言（和 VHDL）处理能力，从而加速复杂 SOC 设计的开发

（8） 是一种等效检测工具，它使用形式验证技术来确定一个设计的两个版本在功能上是否等效，简称 FM。

DRC要验证的对象是布局，我们的布局一般是通过两种方法得到的。一种是用iso-layout编辑工具手工绘制。这在模拟设计中为常见。另一种是使用自动布局布线工具（APR），例如 SE，它是从网表文件中自动生成的。

X-Ray检测、缺陷检测 切割观察系统（FIB系统）等检验测试。实现对智能产品质量的评估和分析，为智能装备产品的芯片、嵌入式软件和应用提供质量保证。